Статьи Yosys
Yosys — это мощный open-source инструмент для синтеза HDL-кода в FPGA и ASIC. На курсе вы освоите работу с Yosys от основ до продвинутых техник:
- Синтез Verilog/SystemVerilog в оптимизированные netlists
- Статический анализ и верификация RTL-кода
- Интеграция с NextPNR для размещения и трассировки
- И много другое
Курс подойдет инженерам-схемотехникам и разработчикам ПЛИС, желающим автоматизировать workflow с открытыми инструментами.
§2.2. Синтезатор
Статья обеспечит хорошее базовое понимание того, как выполняется синтез в Yosys и ответит на вопрос "Что такое Синтезатор Yosys?". Рассмотрим полный синтез ПЛИС с Yosys, простые конструкции на каждом шаге, изучим вызываемые команды их свойства и влияние.
§2.1. Установка Yosys
Представляются все варианты установки Yosys c подробным руководством: OSS CAD Suite, Github. Поддержка операционных систем.
§1. Что такое Yosys
Yosys — open-source синтезатор Verilog для FPGA/ASIC. Преобразует RTL-код в оптимизированные netlists, поддерживает формальную верификацию (SBY), проверку эквивалентности (EQY) и интеграцию с NextPNR. Инструмент для разработки, обучения и исследований в цифровом проектировании.