DocsTech
/
VERILOG HDL
/

~ cd 17.8. функции преобразования verilog

Функции системы преобразования могут использоваться в константных выражениях, как указано в п. 5. Следующие функции работают с вещественными значениями:
...
Копировать
integer           $rtoi(real_val) ;
real              $itor(int_val) ;
[63:0]            $realtobits(real_val) ;
real              $bitstoreal(bit_val) ;

$rtoi — это системная функция, которая преобразует вещественные значения в целые числа путем усечения цифр после запятой (например, 123.45 становится 123).

$itor — системная функция, которая преобразует целые числа в вещественные значения (например, 123 становится 123.0).

$realtobits — системная функция, которая передает битовые шаблоны через порты модуля; преобразует вещественное число в 64-битную репрезентацию (вектор) этого вещественного числа.

$bitstoreal — системная функция, которая является обратной функцией $realtobits. Преобразует битовый шаблон в вещественное число.

Вещественные числа, принимаемые или генерируемые этими функциями, должны соответствовать представлению вещественного числа IEEE 754. При преобразовании результат округляется до ближайшего действительного представления.

Например:

Следующий пример показывает, как функции $realtobits и $bitstoreal используются в в обычных объявлениях:
...
Копировать
module driver (net_r);
    output net_r;

    real r;

    wire [64:1] net_r = $realtobits(r);
endmodule

module receiver (net_r);
    input net_r;

    wire [64:1] net_r;
    real r;

    initial assign r = $bitstoreal(net_r);
endmodule

Описание $signed и $unsigned см. в разделе 5.5.

Главная
Курсы
Вебинары
3. Лексические правила(Синтаксис) Verilog HDL
4. Типы данных Verilog HDL
5. Выражения и Операторы Verilog HDL
6. Назначения (Assignments) в Verilog HDL
7. Моделирование на уровне вентилей и переключателей в Verilog HDL
8. Примитивы, объявляемые пользователем (UDP) Verilog HDL
9. Процедурные назначения. Поведенческое моделирование в Verilog HDL.
9. If, case for, while и repeat Verilog HDL
9. Initial, always, задержки, блоки Verilog HDL
10. Задачи(task) и функции (function) в Verilog HDL
11. Семантика планирования. Стек (stack) в Verilog HDL
12. Модули(module). Переопределение параметров(defparam).
12. Порты. Иерархические имена в Verilog HDL
12. Generate блоки Verilog HDL
12. Иерархические имена Verilog HDL
13. Конфигурирование содержимого конструкции
13. Использование библиотек. Конфигурирование содержимого конструкции в Verilog HDL
14. Specify блоки в Verilog HDL
15. Setup, hold, setuphold и recovery в Verilog HDL
15. Skew, period, width и nochange Verilog HDL
15. Проверка синхронизации сигналов в Verilog HDL
16. Бэканнотирование с использованием стандартного формата задержки (SDF) в Verilog HDL
17. Системные задачи и функции
17.2 Файлы. Запись и чтение файлов Verilog
17. Задачи временной шкалы, управления, PLA и стохастического анализа Verilog
$time, $stime и $realtime Verilog
17.8. Функции преобразования Verilog
17.9. Функции распределения вероятностей Verilog
17.10. Ввод командной строки. 17.11. Математические функции
18. Дамп файлы изменения значений (VCD)
18. Формат файла VCD расширенные и четырьмя состояниями
19. Директивы компилятора Verilog HDL
20. Обзор интерфейса языка программирования (PLI) Verilog
28. Зашифрованные оболочки
Закрыть