~ cd 10 лучших примеров кода verilog

Сводка

В данной статье мы рассмотрим примеры кода на языке Verilog с отчетами о компиляции и RTL. Всего мы представим 10 лучших примеров, начиная от простых операций с логическими элементами и заканчивая моделированием микропроцессоров и цифровых фильтров. Каждый пример сопровождается отчетом о его успешной компиляции, что позволяет убедиться в корректности представленного кода. Мы охватили широкий спектр тем для того, чтобы помочь разработчикам глубже понять синтаксис и семантику из документации Verilog, а также улучшить свои навыки в области моделирования электронных схем.

Пример 1. Двухпортовая Однотактовая Память RAM

Пример 1 — Объявления модуля памяти с использованием памяти ПЛИС c помощью Verilog(см. массивы и память). Этот модуль не использует регистры, а напрямую обращается к IP-блоку памяти. Здесь имеется в виду ресурс, заложенный в микрочип, отделенный от логических ячеек.

...

Копировать

module TWISE_PORTS_RAM(data, addr_we, addr_re, we, clk, q);

    parameter BITS_DATA = 8; // кол-во битов в линии данных
    parameter BITS_ADDR = 6; // кол-во битов в линии адреса

    input [(BITS_DATA - 1): 0] data;  // линия данных
    input [(BITS_ADDR - 1): 0] addr_we;  // линия адреса для записи
    input [(BITS_ADDR - 1): 0] addr_re;  // линия адреса для чтения
    input we;  // линия включения записи
    input clk; // тактовый сигнал
    output reg [(BITS_DATA - 1): 0] q;  // линия выхода

    // регистр, использующий примитив FPGA
    reg [(BITS_DATA - 1): 0] ram [((2**BITS_ADDR) - 1): 0];

    always @(posedge clk) begin
        // запись
        if (we)
            ram[addr_we] <= data;

        // чтение
        q <= ram[addr_re];
    end
endmodule

При приходе восходящего фронта в тактовом сигнале clk и высоком сигнале записи write, происходит запись в память по адресу addr_we. При одинаковой ситуации тактовым сигналом происходит чтение с памяти по адресу addr_re. RTL модель показана на рисунке 1.

"aligncenter size-full"> RTL однотакотовой двухпортовой памяти и отчет о компиляции

Рисунок 1 — RTL однотакотовой двухпортовой памяти.

Пример 2. FIFO

Пример 2 — Данный FIFO написан для заполнения слова буфера по битно. Модуль использует регистровую память на логических клетках. Вставьте экземпляр памяти из примера 1, чтоб использовать ресурсы(память) чипа. Объяснение по портам и параметрам не требуется, потому что код приведен с комментариями. Более подробно описано в статье про FIFO. Процедурный блок always «реагирует» на восходящий фронт тактового сигнала clk и асинхронного сигнала reset. Когда появляется восходящего фронта сигнала reset, сбрасывается все управляющие регистры FIFO и выставляется на логическую 1 сигнал пустоты буфера empty. Если буфер полон, выставляется сигнал full. Когда происходит переход тактового сигнала к логической 1, при высоком сигнале write_enable и не полном буфере осуществляется запись в буфер и увеличение счетчика и указателя. Если clk восходящий фронт, при высоком сигнале read_enable и при не полном буфере читаются данные из буфера, уменьшается счетчика и увеличивается указатель. Для заполнения буфера FIFO по другой величине битов, необходимо увеличить длину битов линии data_in, data_out на одинаковое кол-во и переделать счетчик и указателей write_pointer и read_pointer.

...

Копировать

module fifo (
  input wire clk,        // тактовый сигнал
  input wire reset,      // сигнал сброса

  input wire write_enable,  // сигнал разрешения записи
  input wire read_enable,   // сигнал разрешения чтения
  input wire data_in,       // входные данные
  output reg data_out,     // выходные данные

  output wire empty,       // сигнал пустого буфера
  output wire full         // сигнал заполненного буфера
);

  // Параметры FIFO
  parameter FIFO_DEPTH = 8;     // глубина FIFO

  // Внутренние сигналы и регистры
  reg [7:0] fifo[FIFO_DEPTH-1:0];  // регистры FIFO
  reg [3:0] write_pointer;         // указатель записи
  reg [3:0] read_pointer;          // указатель чтения
  reg [3:0] count;                 // счетчик элементов
  reg empty_reg, full_reg;         // регистры состояния

  // Логика FIFO
  always @(posedge clk or posedge reset) begin
    if (reset) begin
      // Сброс FIFO
      write_pointer <= 0;
      read_pointer <= 0;
      count <= 0;
      empty_reg <= 1;
      full_reg <= 0;
    end else begin
      // Запись данных
      if (write_enable && !full_reg) begin
        fifo[write_pointer] <= data_in;
        write_pointer <= write_pointer + 1;
        count <= count + 1;
        empty_reg <= 0;
        if (count == FIFO_DEPTH - 1)
          full_reg <= 1;
      end

      // Чтение данных
      if (read_enable && !empty_reg) begin
        data_out <= fifo[read_pointer];
        read_pointer <= read_pointer + 1;
        count <= count - 1;
        full_reg <= 0;
        if (count == 1'h0)
          empty_reg <= 1;
      end
    end
  end

  // Выходные сигналы состояния FIFO
  assign empty = empty_reg;
  assign full = full_reg;

endmodule

RTL FIFO показано на рисунке 2.

RTL примера модуля FIFO и отчет о компиляции

Рисунок 2 — RTL примера модуля FIFO.

Пример 3. Интегратор

Пример 3 — Интегратор — это устройство или элемент, который выполняет функцию интегрирования. Данный интегратор реализован с выбором коэффициента дискретизации или без его наличия. Точечная нотация фиксированной точки равна 1.15. Именно, на такой нотации работает сигнальные процессоры. Код создавался и тестировался Quartus9.1, поэтому была необходимость прописывать умножение отдельным модулем. Иным образом программа искажала generate RTL(см generate).

...

Копировать

module integr(data, clk, reset, out);
    // 1 - включение коэф дискретизации, 0 - отключение
    parameter KOEF_ENA = 1;
    // мой пример... Частота дискретизации 500 КГц. 1/500 = 0.002
    // В данном случае точечная нотация с фиксированой точкой 1.15
    // следовательно. 0.002*(2**16) = 65.536 => PERIOD = 65
    parameter [15: 0] PERIOD = 82;
    parameter DATA_WIDTH = 16;

    input [(DATA_WIDTH - 1): 0] data;
    input reset, clk;
    output [(DATA_WIDTH - 1): 0] out;

    wire [(DATA_WIDTH*2 - 1): 0] koef_after;
    wire [(DATA_WIDTH - 1): 0] add1;

    reg [(DATA_WIDTH - 1): 0] z1 = 0;

    generate
        if (KOEF_ENA) begin
            unsigned_multiply #(DATA_WIDTH - 1) mult1(PERIOD, data, koef_after);
        end else begin
            assign koef_after = {data, 15'h00};
        end
    endgenerate

    assign add1 = (koef_after >> 15) + z1;
    assign out = add1;

    always @(posedge clk, posedge reset) begin
        if (reset) begin
            z1 <= 0;
        end else begin
            z1 <= add1;
        end
    end

endmodule

module unsigned_multiply
#(parameter WIDTH=8)
(
    input [WIDTH-1:0] dataa,
    input [WIDTH-1:0] datab,
    output [2*WIDTH-1:0] dataout
);

    assign dataout = dataa * datab;

endmodule