~ cd многомерные массивы в verilog

Массивы в Verilog – эффективный инструмент для работы с данными в цифровых схемах. Использование массивов в Verilog позволяет упростить и ускорить процесс разработки, повысить производительность программирования и сделать схемы более компактными. Они могут быть эффективно применены для создания различных типов схем, обработки данных, управления устройствами и многого другого. Благодаря грамотному использованию массивов, разработчики могут значительно упростить процесс разработки, улучшить качество программного кода и сократить время на создание сложных проектов.

Основные особенности работы с массивами в Verilog заключаются в возможности объединения нескольких элементов данных одного типа в одну переменную. Это позволяет создавать сложные структуры данных и обрабатывать их эффективно. Кроме того, массивы позволяют упростить кодирование и улучшить его читаемость, делая проект более понятным и поддерживаемым.

Для оптимизации работы с массивами в Verilog необходимо учитывать особенности языка Verilog. Важно правильно определять размеры массивов, выбирать подходящий тип данных и учитывать логику работы с массивами в рамках конкретного проекта. Также следует обращать внимание на эффективное использование операций с массивами и оптимизацию работы с памятью.

Синтаксис

Синтаксис массивов схож с синтаксисом регистров, потому что используют одинаковые ключевые слова. Поэтому их иногда называют регистровыми массивами. Однако, значение массивов для каждой размерности необходимо присваивать поочередно.

...

Копировать

reg [msb_bits: lsb_bits] name_array [msb_range: lsb_range];

Синтаксис 1 — Объявление многомерных массивов Verilog.

msb_bits и lsb_bits — старший и младший бит, соответственно. Указывают битовую ширину одного элемента массива.

name_array — идентификатор массива.

msb_bits и lsb_bits — старший и младший размер массива, соответственно. Указывают размерность массива.

Пример двухмерного массива

В этом примере модуле, у которого нет портов, объявляется двухмерный массив msg_array. С помощью процедурного блока initial задаются начальные 16-битные значения массива поочередно.

...

Копировать

module anno_com;
    // ...
    reg [15: 0] msg_array [1:0];
    
    initial begin
        msg_array[0] = 16'hEC_05;
        msg_array[1] = 16'hFF_00;
    end
    // ...
endmodule

Пример n-мерного массива

К модулю в прошлом примере добавили параметр DIV_ARR, значение которого по умолчанию равно 16. Если объявить экземпляр этого модуля, то можно задать любой размер массива(см. статью «Модули»).

...

Копировать

module anno_com;
    parameter DIV_ARR = 16;
    // ...
    reg [15: 0] msg_array [(DIV_ARR - 1):0];
    integer i = 0;
    
    initial begin
        for (i = 0; i < DIV_ARR; i = i + 1)
            msg_array[i] = 0;
    end
    // ...
endmodule

Пример массива памяти

Данный модуль Verilog использует ресурсы не логических клеток, а примитива памяти, который заложены FPGA.

...

Копировать

module TWISE_PORTS_RAM(data, addr_we, addr_re, we, clk, q);

    parameter BITS_DATA = 8; // кол-во битов в линии данных
    parameter BITS_ADDR = 6; // кол-во битов в линии адреса

    input [(BITS_DATA - 1): 0] data;  // линия данных
    input [(BITS_ADDR - 1): 0] addr_we;  // линия адреса для записи
    input [(BITS_ADDR - 1): 0] addr_re;  // линия адреса для чтения
    input we;  // линия включения записи
    input clk; // тактовый сигнал
    output reg [(BITS_DATA - 1): 0] q;  // линия выхода

    // регистр, использующий примитив FPGA
    reg [(BITS_DATA - 1): 0] ram [((2**BITS_ADDR) - 1): 0];

    always @(posedge clk) begin
        // запись
        if (we)
            ram[addr_we] <= data;

        // чтение
        q <= ram[addr_re];
    end
endmodule