Posedge и Negedge в Verilog: Синтаксис и Функциональность

Содержание

В данной статье мы рассмотрим ключевые аспекты использования операторов posedge и negedge в Verilog. Эти операторы являются важной частью описания временных условий в цифровых схемах на языке Verilog. Давайте погрузимся в детали и рассмотрим примеры и синтаксис использования этих операторов.

Описание и Синтаксис

Операторы posedge и negedge в языке Verilog используются для определения перехода сигнала на положительный фронт (по возрастающему фронту тактового сигнала) и на отрицательный фронт (по убывающему фронту тактового сигнала) соответственно.

Примеры использования этих операторов:
module FlipFlop (
    input wire clk, // тактовый сигнал
    input wire reset,
    input wire din,
    output reg dout
);

always @(posedge clk) begin
    if (reset) begin
        dout <= 1'b0;
    end else begin
        dout <= din;
    end
end

endmodule

Posedge и Negedge в одном модуле

Иногда может понадобиться сочетание обработки как положительного, так и отрицательного фронтов сигнала в одном модуле. Для этого используют комбинацию операторов posedge и negedge. Однако, в данном примере условие posedge clk or negedge clk можно заменить на идентичное clk.
module DualEdgeDetector (
    input wire clk,
    output reg posedge_detected,
    output reg negedge_detected
);

always @(posedge clk or negedge clk) begin
    if (posedge clk) begin
        posedge_detected <= 1;
    end
    if (negedge clk) begin
        negedge_detected <= 1;
    end
end

endmodule

Posedge и Negedge для событий

Posedge и Negedge для событий файлах testbench Verilog является сильным средством оптимизации кода. В примере показано, что через 5 восходящих фронтов clk выведет сообщение в консоли, а через 2 спадающих фронта исполнится событие ev_count7, если out равен 7.
`timescale 1ns/10ns
module testbench;
    reg clk;
    reg [4:0] out;
    event ev_count7;
    reg count7;

    initial begin
        clk = 0;
        repeat (5) @(posedge clk);
        $display("Count %d", out);
        repeat (2) @(negedge clk);
        if (out == 7) -> ev_count7;
    end

    initial begin
        ev_count7;
        count7 = 1;
    end

    always #50 clk = ~clk;

    counter counter1(clk, out);

endmodule

Заключение

В данной статье мы рассмотрели синтаксис и примеры использования операторов posedge и negedge в языке Verilog. Понимание этих операторов поможет вам более эффективно описывать и анализировать цифровые схемы на Verilog. Не забывайте учитывать особенности тактирования сигналов при проектировании своих схем.